Modul 2 Percobaan 1 kondisi 25
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=0, B5=don't care, B6=0
2. Gambar Rangkaian Simulasi[Kembali]
4. Prinsip Kerja Rangkaian[Kembali]
Dalam rangkaian JK flip-flop, terlihat bahwa kaki SPDT High terkoneksi dengan Vcc sedangkan kaki SPDT Low terkoneksi dengan Ground. Aliran arus dari Vcc menuju B1, yang memiliki logika 1, diteruskan ke kaki input S (Set), menjadikan inputnya logika 1. Pada B2, switch memiliki logika 0 yang kemudian diteruskan ke kaki input J, sehingga input J berlogika 0. Sementara itu, B4 juga memiliki switch dengan logika 0 yang diteruskan ke kaki input K, membuat input K berlogika 0. Arus kemudian mengalir dari B0 ke kaki R (Reset). CLK yang diberikan sinyal clock memiliki karakteristik aktif rendah, yang berarti ia akan mengubah output dari logika 1 menjadi 0. Baik R maupun S adalah aktif rendah dan akan aktif jika berlogika 0 atau dihubungkan ke ground. Namun, dalam rangkaian ini, R dan S tidak aktif karena berlogika 1, dengan output di H7 dan H6 menunjukkan logika 0 dan 1.
Pada rangkaian D flip-flop, kaki SPDT High terhubung ke Vcc dan kaki SPDT Low terhubung ke ground. Arus dari Vcc menuju B1 yang berlogika 1 diteruskan ke kaki input S (Set), memberikan input berlogika 1. Arus juga mengalir dari Vcc ke B1 yang berlogika 1 dan diteruskan ke kaki input R (Reset), sehingga inputnya juga berlogika 1. Di B5, switch dengan logika 0 diteruskan ke kaki input D, memberikan input D logika 0. CLK (Clock) dihubungkan dengan output B6 yang berlogika 0. R dan S yang merupakan aktif rendah tidak aktif karena berlogika 1, sehingga output yang dibaca pada H4 dan H3 adalah logika 0 dan 1.
Komentar
Posting Komentar