PAda rangkaian percobaan kali ini, kaki S dari setiap T flip flop dihubungkan ke saklar spdt 1, sedangkan kaki R dari setiapT flip flop dihubungkan ke saklar spdt 2, untuk T flip flop yang pertama clock nya dihubungkan ke clock generator
Saat saklar spdt 1 diberi logika 0 dan spdt 2 berlogika 1, maka kaki S aktif, sehingga akan menghasilkan output pada seven segmen bernilai F.(1111)
Saat saklar spdt 2 diberi logika 10dan spdt 1 berlogika 1, maka kaki R aktif, sehingga akan mereset output pada seven segment menjadi 0 (0000)
Saat ke dua saklar diberi logika 1 dan flip flop pertama clock nya dihubungkan ke clock generator, maka akan memberikan output berupa toggle disaat kondisi falling. Output dari flip flop pertama dihubungkan ke clock flip flop ke 2 dan seterusnya. Output flip flop selanjutnya bergantung dari output flip flop sebelumnya karena sumber clock T flip flop terhubung dari output T flip flop sebelumnya. output ini juga dihubungkan ke 7-segment, karena flip flop yang saling terhubung antara satu sama lain tadi, mengakibatkan terjadinya perubahan pada setiap flip flop secara bergantian atau bertahap dan membuat terjadilah counter pada rangkaian.
Berdasarkan rangkaian, bagian paling kanan disebut MSB (Most Significant Bit) sedangkan yang paling kiri disebut LSB (Least Significant Bit). saat dihubungkan ke sevent segment, seven segment akan menunjukan angka yang terus meningkat mulai dari angka 0 sampai 9 , kemudian dilanjutkan dengan huruf A sampai F dan setelah itu kembali lagi ke 0.
sehingga, pada percobaan 1 output masing-masing flip-flop yang digunakan akan bergiliran(berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini dikarenakan hanya flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya dihasilkan dari masing-masing flip-flop sebelumnya.
Komentar
Posting Komentar